Taula de continguts:

Disseny de UART en VHDL: 5 passos
Disseny de UART en VHDL: 5 passos

Vídeo: Disseny de UART en VHDL: 5 passos

Vídeo: Disseny de UART en VHDL: 5 passos
Vídeo: VLSI FOR ALL - How to Crack Analog Design Profile Interview from Electrical Background | IIT Indore 2024, Juliol
Anonim
Disseny de UART en VHDL
Disseny de UART en VHDL

UART significa Transmissor de Receptor Asíncron Universal. És el protocol de comunicació en sèrie més popular i senzill. En aquesta instrucció, aprendreu a dissenyar un mòdul UART en VHDL.

Pas 1: Què és UART?

Per comunicar-se amb diversos perifèrics, els processadors o controladors solen utilitzar la comunicació UART. És una comunicació en sèrie senzilla i ràpida. Atès que UART és un requisit mínim en gairebé tots els processadors, normalment es dissenyen com a nuclis Soft IP en VHDL o Verilog per a la seva reutilització i facilitat d’integració.

Pas 2: especificacions

Les especificacions de la UART dissenyada es donen a continuació:

* Senyals UART estàndard.

* Velocitat de transmissió configurable de 600-115200.

* Mostreig = 8x @ receptor

* Disseny provat per FPGA: a la placa Xilinx Artix 7.

* Provat en perifèrics UART, Hyperterminal amb èxit: tots els baudrates

Pas 3: enfocament del disseny

  1. Dissenyarem 3 mòduls, que integrarem més endavant per completar la UART.

    • Mòdul transmissor: s’encarrega de les transmissions de dades en sèrie
    • Mòdul de receptor: s’encarrega de la recepció de dades en sèrie
    • Mòdul de generador de transmissions: s’encarrega de la generació de rellotges en transmissió.
  2. El mòdul generador de transmissions es pot configurar dinàmicament. Genera dos rellotges en bauds des del rellotge principal, segons la velocitat desitjada. Un per a transmissor i un altre per a receptor.
  3. El mòdul receptor utilitza una freqüència de mostreig de 8x per minimitzar la probabilitat d'error a la recepció, és a dir, el rellotge de transmissió del receptor és de 8x rellotge de transmissió.
  4. Controleu els senyals per controlar la transmissió i la recepció, així com el senyal d’interrupció.
  5. Interfície sèrie UART estàndard sense bit de paritat, bit de parada i inici, 8 bits de dades.
  6. Una interfície paral·lela per comunicar-se amb l'amfitrió, és a dir, un processador o controlador, que alimenta i rep dades paral·leles des de i cap a UART.

Pas 4: Resultats de simulació

Resultats de simulació
Resultats de simulació

Pas 5: fitxers adjunts

* Mòdul transmissor UART-fitxer vhd

* Mòdul receptor UART: fitxer vhd

* Mòdul de generador de transmissions: fitxer vhd

* Mòdul UART: el mòdul superior principal que integra els mòduls anteriors: fitxer vhd

* Documentació completa del nucli IP UART - pdf

Per a qualsevol consulta, no dubteu a posar-vos en contacte amb mi:

Mitu Raj

segueix-me:

Per a qualsevol consulta, poseu-vos en contacte amb: [email protected]

Recomanat:

Disseny d'un controlador de memòria cau associatiu conjunt de quatre vies en VHDL: 4 passos

Disseny d'un controlador de memòria cau associatiu conjunt de quatre vies en VHDL: 4 passos

Disseny d'un controlador de memòria cau associatiu de configuració simple de quatre direccions en VHDL: en el meu instructable anterior, vam veure com dissenyar un controlador de memòria cau mapat directe. Aquesta vegada, fem un pas endavant. Dissenyarem un senzill controlador de memòria cau associativa de quatre vies. Avantatge ? Menys percentatge de missatges, però a costa de perfos

Disseny d'un controlador d'interrupció programable en VHDL: 4 passos

Disseny d'un controlador d'interrupció programable en VHDL: 4 passos

Disseny d'un controlador d'interrupció programable en VHDL: estic aclaparat pel tipus de respostes que rebo en aquest bloc. Gràcies nois per visitar el meu bloc i motivar-me a compartir el meu coneixement amb vosaltres. Aquesta vegada, presentaré el disseny d’un altre mòdul interessant que veiem a tots els SOCs: Interrupt C

Disseny d'un controlador de memòria cau simple en VHDL: 4 passos

Disseny d'un controlador de memòria cau simple en VHDL: 4 passos

Disseny d'un controlador de memòria cau simple a VHDL: escric això instructiu, perquè em va semblar una mica difícil obtenir algun codi VHDL de referència per aprendre i començar a dissenyar un controlador de memòria cau. Així que vaig dissenyar un controlador de memòria cau des de zero i el vaig provar amb èxit a FPGA. Tinc p

Disseny del màster I2C en VHDL: 5 passos

Disseny del màster I2C en VHDL: 5 passos

Disseny del màster I2C en VHDL: en aquest instructiu, es parla del disseny d’un màster I2C simple en VHDL. NOTA: feu clic a cada imatge per veure la imatge completa

Disseny d'un controlador VGA simple en VHDL i Verilog: 5 passos

Disseny d'un controlador VGA simple en VHDL i Verilog: 5 passos

Disseny d'un controlador VGA senzill en VHDL i Verilog: en aquesta instrucció, dissenyarem un controlador VGA simple en RTL. El controlador VGA és el circuit digital dissenyat per conduir pantalles VGA. Es llegeix des de Frame Buffer (memòria VGA) que representa el marc que es mostrarà i genera nece