Taula de continguts:

Com utilitzar Vivado Simluation: 6 passos
Com utilitzar Vivado Simluation: 6 passos

Vídeo: Com utilitzar Vivado Simluation: 6 passos

Vídeo: Com utilitzar Vivado Simluation: 6 passos
Vídeo: FPGA & Vivado - Testbench y simulación 2024, De novembre
Anonim
Com s'utilitza Vivado Simluation
Com s'utilitza Vivado Simluation

He fet aquest projecte de simulació per a una classe en línia. El projecte està escrit per Verilog. Utilitzarem la simulació a Vivado per visualitzar la forma d'ona a enable_sr (dígit d'activació) a partir del projecte de cronòmetre creat anteriorment. A més, farem servir la tasca del sistema per mostrar els errors comesos per nosaltres en el disseny.

Pas 1: afegiu fonts i trieu "Afegeix o crea fonts de simulació

Afegiu fonts i trieu "Afegeix o crea fonts de simulació
Afegiu fonts i trieu "Afegeix o crea fonts de simulació

Pas 2: Creeu un fitxer anomenat Enable_sr_tb

Crea un fitxer anomenat Enable_sr_tb
Crea un fitxer anomenat Enable_sr_tb

Pas 3: Creeu un fitxer Testbench

1. Importeu el mòdul enable_sr des del projecte de cronòmetre. Aquest és el fitxer que volem simular

2. Creeu el mòdul testbench enable_sr_tb ();

3. Introduïu entrades i sortides del mòdul enable_sr (). Recordeu que les entrades de enable_sr ara són de tipus registre mentre que les sortides es converteixen en tipus de xarxa.

4. Instanteu la unitat en prova (uut) que és enable_sr

5. Generar un rellotge quin període (T) és de 20ns

6. Utilitzeu la sentència condicional per crear un sistema de comprovació d'errors. En aquest exemple, volem comprovar si hi ha més d'un dígit actiu.

Nota: al fitxer enable_sr () original, hauríem d’inicialitzar el patró com a 4’b0011 perquè hi hagi dos dígits actius per crear error

7. Utilitzeu la tasca del sistema $ display per mostrar l'error

8. Utilitzeu la tasca del sistema $ finish per completar la simulació a 400ns de temps

Pas 4: definiu Enable_sr_tb com a nivell superior sota la simulació

Establiu Enable_sr_tb com a nivell superior sota la simulació
Establiu Enable_sr_tb com a nivell superior sota la simulació

Pas 5: executeu la síntesi i la simulació de comportament

Executeu la síntesi i la simulació de comportament
Executeu la síntesi i la simulació de comportament
  1. Abans d'executar la simulació de comportament, executeu la síntesi per assegurar-vos que no hi hagi errors de sintaxi al fitxer testbench i a la unitat sota el fitxer de prova.
  2. Executeu la simulació de comportament

Pas 6: avalueu el resultat de la simulació

Avalueu el resultat de la simulació
Avalueu el resultat de la simulació
Avalueu el resultat de la simulació
Avalueu el resultat de la simulació
Avalueu el resultat de la simulació
Avalueu el resultat de la simulació

Veureu les finestres de simulació. Conté diferents panells.

Veureu el missatge d'error al tauler de la consola. Això mostra que hi ha més d’un dígit actiu durant el període de simulació.

També podeu veure la forma d'ona a l'abast

S'adjunta el fitxer del projecte.

Recomanat: