Taula de continguts:

Disseny de SPI Master en VHDL: 6 passos
Disseny de SPI Master en VHDL: 6 passos

Vídeo: Disseny de SPI Master en VHDL: 6 passos

Vídeo: Disseny de SPI Master en VHDL: 6 passos
Vídeo: VLSI FOR ALL - How to Crack Analog Design Profile Interview from Electrical Background | IIT Indore 2024, De novembre
Anonim
Disseny de SPI Master en VHDL
Disseny de SPI Master en VHDL

En aquest instructiu, dissenyarem un SPI Bus Master des de zero en VHDL.

Pas 1: Visió general de SPI

  • SPI és un bus sèrie síncron
  • La seva popularitat i simplicitat el van convertir en un estàndard de facto en la comunicació en sèrie
  • Bus full-duplex
  • Protocol senzill i entre els busos de sèrie més ràpids

Pas 2: especificacions de disseny

Aquestes són les especificacions del SPI Master que dissenyarem:

  • Admet els quatre modes de funcionament; configurable dinàmicament
  • Control del rellotge per estalviar energia
  • Longitud i velocitat de les paraules configurables estàticament
  • Interrupció única per transmissió i recepció

Pas 3: començar

En primer lloc, la nostra IP ha de tenir dues interfícies. Un és una interfície sèrie i l’altre és una interfície paral·lela. La interfície sèrie consta de senyals estàndard de facto de SPI: MOSI, MISO, SS, SCLK.

MOSI de vegades es diu SDO i MISO de vegades SDI.

La interfície sèrie s'utilitza per comunicar-se amb perifèrics externs, és a dir, esclaus SPI.

La interfície paral·lela s'utilitza per comunicar-se amb el nostre amfitrió, és a dir, un microcontrolador o microprocessador, que en realitat indica al Mestre quines dades s'han de transmetre i rebre en sèrie a través de les línies serials. és a dir, tots els busos de dades pertanyen a una interfície paral·lela.

Tenim un rellotge global que impulsa la lògica SPI interna, així com SCLK, que generem internament.

També tenim alguns senyals de control com l’habilitació d’escriptura i l’activació del rellotge. I interrupcions i altres senyals d'estat.

Com que hem de fer front a condicions de control complexes, és més senzill dissenyar IPs de comunicació en sèrie com un FSM. Dissenyarem també el mestre SPI com a FSM. El FSM serà conduït per un altre rellotge intern que és SCLK dues vegades. Aquest rellotge intern es genera mitjançant comptadors síncrons del rellotge global.

Tots els senyals de control que creuen dominis de rellotge tenen sincronitzadors per estar al costat més segur.

Pas 4: Vista RTL del nucli principal SPI i de les formes d'ona de simulació

Vista RTL del nucli principal SPI i formes d'ona de simulació
Vista RTL del nucli principal SPI i formes d'ona de simulació
Vista RTL del nucli principal SPI i formes d'ona de simulació
Vista RTL del nucli principal SPI i formes d'ona de simulació

És un disseny RTL senzill sense utilitzar cap FPGA IP dedicada. Per tant, és un codi totalment portàtil per a qualsevol FPGA.

Recomanat: