Taula de continguts:
- Subministraments
- Pas 1: pengeu Gerber al fabricant de Pcb que trieu
- Pas 2: Assemblea de la Junta
- Pas 3: Configuració del programari
Vídeo: Mojo FPGA Development Board Shield: 3 passos
2024 Autora: John Day | [email protected]. Última modificació: 2024-01-30 08:12
Connecteu la vostra placa de desenvolupament Mojo a entrades externes amb aquest escut.
Què és el tauler de desenvolupament de Mojo?
La placa de desenvolupament Mojo és una placa de desenvolupament basada al voltant del Xilinx spartan 3 FPGA. El tauler el fabrica Alchitry. Els FPGA són molt útils on s’han d’executar múltiples processos simultàniament.
Què necessitaràs?
Subministraments
Tauler de desenvolupament de Mojo
Arxiu Gerber
Resistències de 8 x 15 k ohmis (opcional *)
Resistències de 4 x 470 ohms
Resistències de 4 x 560 ohms
4 x pantalles de 7 segments CC
LEDs de 4 x 3 mm
4 commutadors tàctils SPDT
Interruptor DIP de muntatge superficial 1 x 4 posicions
2 x 25 per 2 o 4 x 25 capçaleres
Cap de caixa de 1x 2 per 5 pins
Soldador
Soldar
Flux
* (si s'ometen aquestes resistències, cal activar el desplegament intern / desplegable per als pins rellevants)
Pas 1: pengeu Gerber al fabricant de Pcb que trieu
Per als meus taulers, vaig demanar a JLC PCB.
L'únic canvi que vaig fer va ser el color que volia que coincidís amb el negre del Mojo.
Pas 2: Assemblea de la Junta
Quan soldeu, sempre trobo útil soldar primer les parts més baixes, així que començar amb les resistències és una bona idea.
R5, R6, R7, R8, R9, R10, R11 i R12 són resistències de 15 k ohmios que s’utilitzen per arrossegar els interruptors (si feu servir el desplegament intern / desplegable, ignoreu-ho).
R1, R2, R3, R4 són resistències de 560 ohmis que s’encarreguen de limitar el corrent a través de la pantalla de 7 segments.
R13, R14, R15, R16 són resistències de 470 ohmis que s’encarreguen de limitar el corrent a través dels 4 LED.
A continuació, soldeu el commutador dip, interruptors tàctils, LEDs, pantalles de set segments i connector de capçalera de caixa en aquest ordre.
Ara col·loqueu el 25 per 2 (o el 2 25 per 1) al mojo per alinear els passadors. Alineeu l'escut amb els passadors i soldeu-lo al seu lloc.
Pas 3: Configuració del programari
Pel que fa al programari que fa referència al lloc web d'Alchitry, se us informarà del que necessiteu per començar i instal·lar el Xilinx ISE. Tot i això, canviant el fitxer.ucf perquè sàpiga quins pins estan connectats a allò que és important per fer funcionar el vostre programa.
Aquí teniu el fitxer.ucf que faig servir amb l’escut:
CONFIG VCCAUX = 3,3;
NET "clk" TNM_NET = clk; TIMESPEC TS_clk = PERIOD "clk" 50 MHz ALTA 50%; NET "clk" LOC = P56 | IOSTANDARD = LVTTL; NET "rst_n" LOC = P38 | IOSTANDARD = LVTTL; NET "cclk" LOC = P70 | IOSTANDARD = LVTTL; NET "spi_mosi" LOC = P44 | IOSTANDARD = LVTTL; NET "spi_miso" LOC = P45 | IOSTANDARD = LVTTL; NET "spi_ss" LOC = P48 | IOSTANDARD = LVTTL; NET "spi_sck" LOC = P43 | IOSTANDARD = LVTTL; NET "spi_channel" LOC = P46 | IOSTANDARD = LVTTL; NET "spi_channel" LOC = P61 | IOSTANDARD = LVTTL; NET "spi_channel" LOC = P62 | IOSTANDARD = LVTTL; NET "spi_channel" LOC = P65 | IOSTANDARD = LVTTL; NET "avr_tx" LOC = P55 | IOSTANDARD = LVTTL; NET "avr_rx" LOC = P59 | IOSTANDARD = LVTTL; NET "avr_rx_busy" LOC = P39 | IOSTANDARD = LVTTL; NET "Q [0]" LOC = P26 | IOSTANDARD = LVTTL; NET "Q [1]" LOC = P23 | IOSTANDARD = LVTTL; NET "Q [2]" LOC = P21 | IOSTANDARD = LVTTL; NET "Q [3]" LOC = P16 | IOSTANDARD = LVTTL; NET "S [0]" LOC = P7 | IOSTANDARD = LVTTL; NET "S [1]" LOC = P9 | IOSTANDARD = LVTTL; NET "S [2]" LOC = P11 | IOSTANDARD = LVTTL; NET "S [3]" LOC = P14 | IOSTANDARD = LVTTL; NET "pb [1]" LOC = P30 | IOSTANDARD = LVTTL; NET "pb [2]" LOC = P27 | IOSTANDARD = LVTTL; NET "pb [3]" LOC = P24 | IOSTANDARD = LVTTL; NET "pb [4]" LOC = P22 | IOSTANDARD = LVTTL; NET "sevsega [0]" LOC = P57 | IOSTANDARD = LVTTL; NET "sevsegb [0]" LOC = P58 | IOSTANDARD = LVTTL; NET "sevsegc [0]" LOC = P66 | IOSTANDARD = LVTTL; NET "sevsegd [0]" LOC = P67 | IOSTANDARD = LVTTL; NET "sevsege [0]" LOC = P74 | IOSTANDARD = LVTTL; NET "sevsegf [0]" LOC = P75 | IOSTANDARD = LVTTL; NET "sevsegg [0]" LOC = P78 | IOSTANDARD = LVTTL; NET "sevsegdp [0]" LOC = P80 | IOSTANDARD = LVTTL; NET "sevsega [1]" LOC = P82 | IOSTANDARD = LVTTL; NET "sevsegb [1]" LOC = P83 | IOSTANDARD = LVTTL; NET "sevsegc [1]" LOC = P84 | IOSTANDARD = LVTTL; NET "sevsegd [1]" LOC = P85 | IOSTANDARD = LVTTL; NET "sevsege [1]" LOC = P87 | IOSTANDARD = LVTTL; NET "sevsegf [1]" LOC = P88 | IOSTANDARD = LVTTL; NET "sevsegg [1]" LOC = P92 | IOSTANDARD = LVTTL; NET "sevsegdp [1]" LOC = P94 | IOSTANDARD = LVTTL; NET "sevsega [2]" LOC = P97 | IOSTANDARD = LVTTL; NET "sevsegb [2]" LOC = P98 | IOSTANDARD = LVTTL; NET "sevsegc [2]" LOC = P99 | IOSTANDARD = LVTTL; NET "sevsegd [2]" LOC = P100 | IOSTANDARD = LVTTL; NET "sevsege [2]" LOC = P101 | IOSTANDARD = LVTTL; NET "sevsegf [2]" LOC = P102 | IOSTANDARD = LVTTL; NET "sevsegg [2]" LOC = P104 | IOSTANDARD = LVTTL; NET "sevsegdp [2]" LOC = P111 | IOSTANDARD = LVTTL; NET "sevsega [3]" LOC = P114 | IOSTANDARD = LVTTL; NET "sevsegb [3]" LOC = P115 | IOSTANDARD = LVTTL; NET "sevsegc [3]" LOC = P116 | IOSTANDARD = LVTTL; NET "sevsegd [3]" LOC = P117 | IOSTANDARD = LVTTL; NET "sevsege [3]" LOC = P118 | IOSTANDARD = LVTTL; NET "sevsegf [3]" LOC = P119 | IOSTANDARD = LVTTL; NET "sevsegg [3]" LOC = P1120 | IOSTANDARD = LVTTL; NET "sevsegdp [3]" LOC = P121 | IOSTANDARD = LVTTL;
Recordeu si no heu instal·lat els resistors desplegables per editar els pins del fitxer.ucf
| TIRAR; o
| AIXECAR;
Si voleu utilitzar el bloc per a qualsevol cosa, les connexions són les següents. A l'esquerra el número de pin del bloc i a la dreta el número de pin mojo que hauríeu d'assignar al vostre fitxer.ucf:
pin 1 = 29
pin 2 = 51
pin 3 = 32
pin 4 = 41
pin 5 = 34
pin 6 = 35
pin 7 = 40
pin 8 = 33
pin 9 = GND
pin 10 = + V
Recomanat:
FPGA Cyclone IV Controls DueProLogic Càmera Raspberry Pi: 5 passos
FPGA Cyclone IV Controls DueProLogic Controls Càmera Raspberry Pi: Tot i que el FPGA DueProLogic està dissenyat oficialment per a Arduino, farem que el FPGA i el Raspberry Pi 4B siguin comunicables. En aquest tutorial s’implementen tres tasques: (A) Premeu simultàniament els dos botons FPGA per capgirar l'angle de
FPGA Cyclone IV DueProLogic: polsador i LED: 5 passos
FPGA Cyclone IV DueProLogic - Pulsador i LED: en aquest tutorial, utilitzarem el FPGA per controlar el circuit LED extern. Implementarem les tasques següents (A) Utilitzeu els botons de control de FPGA Cyclone IV DuePrologic per controlar el LED. (B) LED de flaix a & desactivat periòdicament Laboratori de demostració de vídeo
Servomotor FPGA Cyclone IV DueProLogic Controls: 4 passos
FPGA Cyclone IV DueProLogic Controls Servo Motor: En aquest tutorial, escriurem el codi Verilog per controlar el servo motor. El servo SG-90 està fabricat per Waveshare. Quan compreu el servomotor, és possible que rebeu un full de dades que enumera la tensió de funcionament, el parell màxim i el Pu proposat
Cinta de córrer de bricolatge VR: Concurs FPGA-Digilent Basys3: 3 passos
DIY VR Treadmill- Basys3 FPGA-Concurs Digilent: Voleu construir una cinta virtual VR en què pugueu executar les vostres aplicacions i jocs d'escriptori? A continuació, heu arribat al lloc adequat. En els jocs convencionals, utilitzeu el ratolí i el teclat per interactuar amb l’entorn. Per tant, hem d’enviar el
JALPIC One Development Board: 5 passos (amb imatges)
JALPIC One Development Board: si seguiu els meus projectes Instructables, sabreu que sóc un gran fan del llenguatge de programació JAL en combinació amb el microcontrolador PIC. JAL és un llenguatge de programació Pascal desenvolupat per als microcontroladors PIC de 8 bits de Microchip. Mo