Taula de continguts:

Algoritme còrdic amb VHDL: 4 passos
Algoritme còrdic amb VHDL: 4 passos

Vídeo: Algoritme còrdic amb VHDL: 4 passos

Vídeo: Algoritme còrdic amb VHDL: 4 passos
Vídeo: «Развлечение с музыкой и программированием», Коннор Харрис и Стивен Крюсон 2024, De novembre
Anonim

Per AmCoderhttps://www.linkedin.com/in/mitu Segueix més de l’autor:

Dissenyant un FIFO, LIFO / Stack sincrònic a Verilog
Dissenyant un FIFO, LIFO / Stack sincrònic a Verilog
Dissenyant un FIFO, LIFO / Stack sincrònic a Verilog
Dissenyant un FIFO, LIFO / Stack sincrònic a Verilog
Interfície de vídeo amb FPGA mitjançant VGA
Interfície de vídeo amb FPGA mitjançant VGA
Interfície de vídeo amb FPGA mitjançant VGA
Interfície de vídeo amb FPGA mitjançant VGA
Sincronitzadors, encreuament de dominis de rellotge, generadors de rellotges, detectors de vores i molt més: circuits essencials de modificació
Sincronitzadors, encreuament de dominis de rellotge, generadors de rellotges, detectors de vores i molt més: circuits essencials de modificació
Sincronitzadors, encreuament de dominis de rellotge, generadors de rellotges, detectors de vores, molt més: circuits essencials de modificació
Sincronitzadors, encreuament de dominis de rellotge, generadors de rellotges, detectors de vores, molt més: circuits essencials de modificació

Quant a: Mitu Raj - Només un aficionat i un aprenent - Dissenyador de xips - Desenvolupador de programari - Entusiasta de la física i les matemàtiques Més informació sobre AmCoder »

## Aquest és l’enllaç més popular i popular de Google per a la implementació VHDL de CORDIC ALGORITHM per generar ona sinusoïdal i cosinus. els molts anys. CORDIC és un algorisme que no és més que un conjunt de desplaçaments i afegeix lògiques que s’utilitzen per calcular una àmplia gamma de funcions, incloses certes funcions trigonomètriques, hiperbòliques, lineals i logarítmiques. Aquest és l'algorisme utilitzat a les calculadores, etc. Per tant, només utilitzant canvis i sumadors simples podem dissenyar un maquinari amb menys complexitat però potència de DSP mitjançant l'algorisme cordic. Per tant, es pot dissenyar com a disseny RTL simple en VHDL o Verilog sense utilitzar cap unitat dedicada de punt flotant ni IP matemàtiques complexes.

Pas 1: VHDL i Modelsim

Aquí l'algoritme còdic s'implementa mitjançant VHDL per generar una ona sinusoïdal i una ona cos. Pot generar sinus i cosinus de l’angle d’entrada amb gran precisió. El codi és sintetitzable a FPGA. Modelsim s’utilitza per simular el disseny i el banc de proves.

Pas 2: Codi VHDL per al disseny i el banc de proves

Codi VHDL per al disseny i el banc de proves
Codi VHDL per al disseny i el banc de proves

La tècnica d’escala binària s’utilitza per representar nombres de coma flotant.

Aneu a través dels documents adjunts abans de codificar.

Aneu mitjançant Simulació cordic_v4.vhd - El disseny: l'entrada és de 32 bits + bit de signe; pot processar qualsevol angle de 0 a +/- 360 graus amb una precisió d’entrada de 0,000000000233 graus. En donar entrada -> MSB és el bit de signe i la resta 32 bits representen la magnitud. -La sortida del disseny és el seu valor sinus i cos en 16 bits + bit de signe.ie; amb precisió 0,00001526. Tingueu en compte que la sortida es mostra en forma de complement de 2 si el valor sinus o cos respectiu és negatiu. Simulant testb.vhd: banc de proves per al disseny (1) Angles d'entrada i reinici de tracció = '0'. Després de dos passos de simulació, torneu a restablir a '1' i "executeu-ho tot". (2) A la finestra de simulació, configureu el radi dels senyals sin i cos com a decimal i format> Analògic (automàtic). (3) Reduïu la imatge per veure la forma d'ona. correctament.

Pas 3: fitxers adjunts

(1) cordic_v4.vhd - Disseny. (2) testb.vhd - Banc de proves per al disseny.

(3) Document sobre com forçar les entrades d'angle i convertir els resultats binaris.

Actualització: AQUESTS ARXIUS SÓN OBSELETS I NO S’HA OFERTAT MÉS. SI US plau, utilitzeu fitxers del següent pas

Pas 4: nucli IP Mini-Cordic: 16 bits

La limitació de la implementació anterior és: freqüència de funcionament lenta i menor, a causa de fer càlculs en un sol cicle de rellotge. Core IP Mini-Cordic - 16 Bit

- Camins crítics distribuïts a diversos cicles per millorar el rendiment. - Més ràpid. Disseny comprovat per FPGA sintetitzat fins a un rellotge de 100 MHz. Més àrea optimitzada en HDL, maquinari menor. anterior. Banc de proves:

completament automatitzat d’entrades d’angle de 0 a 360 graus

Fitxers adjunts: 1) mini fitxer vhdl principal de cordic2) mini banc de proves de cordic 3) Mini manual de Cordic IP Core4) Document sobre com forçar angles i convertir els resultats

Per a qualsevol consulta, no dubteu a posar-vos en contacte amb mi:

Mitu Raj

segueix-me:

correu electrònic: [email protected]

### Total de descàrregues: 325 fins al 01-05-2021 ###

### Codi editat per última vegada: 07 de juliol de 2020 ###

Recomanat: